产品展示

9）GW48-SOPC+系统包含常规ARM开发板和相应开发工具，结合系统上的常规单片机、IP核单片机、丰富的FPGA资源和NiosII开发资源，可进行ARM、MCU、MCU IP、NiosII可行系统级联合实验开发，为实验者提供了资源丰富、技术先进、项目广阔的自主创新实验开发平台！

10）含USB-Blaster JTAG编程下载器，和ByteblasterII与ByteblasterMV编程下载器；

11）含52个通道可重配置型逻辑分析仪（200MHz），USB通信接口，是科研开发和器件解密上佳工具；

12）配套教材是：《SOPC技术实用教程》清华大学出版社，和科学出版社的《EDA技术实用教程》第3版和《现代计算机组成原理》，后两本书皆被评为“十一五”国家级规划教材。

注意，ALTERA推出的ED2、UP3等SOPC板的实验目标较窄，目标偏软，主要针对基于NiosII的图象/语音处理等实验，没有可自主使用的高速ADC和DAC，所以硬件资源有较大局限，无法完成许多EDA实验，无法完成全国大学生电子设计竞赛等自主创新项目实验，如无法完成正弦载波频率大于10MHz的AM、FM、DDS、FSK、DSP模块、移相信号发生器、正交调制信号发生器等的设计实验，也无法完成基于MATLAB/DSP Builder的设计实验项目。

软硬件配置与功能（除含GW48-PK3主系统的所有配置和功能外）：

（1）含FPGA，64万门（按Xilinx Spartum3 FPGA计算方式），端口资源全开放；含2个用于系统时钟的可配置方式倍频/分频锁相环，可用于对外部时钟进行各种形式的分频和倍频，使用方便；嵌入式系统块M4K、POF文件实时解压等；基于该硬件平台，并结合QuartusII软件平台，能使用嵌入式逻辑分析仪SignalTapII、在系统嵌入式RAM/ROM读写编辑器（In-System Memory Content Editor）、嵌入式锁相环PLL等等；

（2）由于除包含大规模ALTERA FPGA外，另含XILINX新推的20万门SPARTUN3型FPGA及其全套编程开发工具；

（3）在QuartusII和SOPC Builder的支持下，该系统可设计和运行32位Nios和NiosII两类软核嵌入式系统；

（4）含用于FPGA掉电保护配置器件EPCS1/4，Flash结构，10万次重复编程次数，且可兼作Nios数据存储器；

注意，有的公司的SOPC实验产品采用EPC2作为FPGA掉电保护配置器件，PS模式编程，仅100次编程次数！

（5）含双路10位超高速DAC，转换速率最高180MHz，双路电流/电压转换运放，3分贝带宽260MHz；

一路8位超高速ADC，转换速率最高50MHz。可完成数字通信中各类模块设计、DSP模块设计，和部分电子设计竞赛模块设计（如移相信号发生器、存储示波器）等实验项目；

注意，一些SOPC实验产品完全没有超高速ADC和DAC，不能称为完整的SOPC（因无法完成DSP设计）；有的则仅含不到2MHz速率的A/D与D/A，因此都无法利用DSP Builder和MATLAB设计出可用于SOPC系统的现代DSP系统模块，甚至连电子设计竞赛发挥部分的指标也无法达到。

（6）含ARM嵌入式系统实验开发板（ARM S3C44B0X）。SOPC 中的嵌入式系统是软核Nios/II，而ARM是硬核系统，

（7）含ARM与FPGA、硬核ARM与软核Nios、ARM与SOPC、单片机与FPGA联合开发实验的平台；

（8）LCD接口。支持640X480以下单色或320X240以下STN/DSTN 256色；

（9）ARM JTAG仿真板和JTAG调试口（10）可扩展口，硬件资源全开放；

（11）3个用于系统软件调试的RS232串行接口；（12）基于嵌入式锁相环的可配置系统时钟；

（13）8M（NiosII）+2M（ARM）=10MB FLASH存储器； （14）8MB SDRAM动态存储器；

（15）10M以太网接口/RTL8019，TCP/IP网络协议；

（16）1MB随机存储器，由两片16位高速SRAM构成32位存储器，可作普通程序存储器，或VGA显示缓存；如可利用DMA等模块设计由VGA显示的各类游戏，这类需要高速缓存的设计，仅有SDRAM是无法实现的。

注意，基于SOPC系统的设计目标与ARM/单片机类偏向软件设计的系统不完全一样，后者偏向于软件功能的实现，显示方式多由对速度要求较低的液晶来完成，而前者注重高速指标的实现和软硬件联合设计，而由VGA显示比较能体现这一目标（如VGA游戏、DSP实现等），如美国的一些大学的实验项目，或清华大学的同类实验项目。

（17）USB2.0接口和USB编程块。可实现PC机与FPGA直接通信，或与FPGA中的NiosII嵌入系统通信；

（18）配置标准IP核3个：FIR数字滤波器和NCO数控振荡器（含标准DDS核），可利用后者设计数字锁相环、高性能DDS、频率合成器，通信领域的多种实用功能块等；两者结合则可以设计数字调制解调器等；

FFT离散信号快速富里埃变换IP核。

本SOPC实验系统可完成如下7大实验类型：

1、基于FPGA和VHDL的普通和典型EDA实验与开发；

2、基于SOPC的Nios/NiosII嵌入式系统实验与开发；

3、基于大规模FPGA的现代DSP系统实验与开发；

4、ARM嵌入式系统实验开发，及与大规模FPGA的联合实验与开发；

5、经典8051/89C51单片机IP核开发应用；

6、普通单片机与FPGA综合实验与开发；

7、计算机组成原理实验；

如：数据采集电路和简易存储示波器设计、比较器和D/A器件实现A/D转换功能的电路设计、移位相加硬件乘法器设计、采用流水线技术设计高速数字相关器、线性反馈移位寄存器设计、乐曲硬件演奏电路设计、乒乓球游戏电路设计、循环冗余校验(CRC)模块设计、FPGA步进电机细分驱动控制设计(电子设计竞赛赛题)、FPGA直流电机PWM控制实验、VGA彩条信号显示控制器设计、VGA图像显示控制器设计、直接数字式频率合成器(DDS)设计实验(电子设计竞赛赛题)、嵌入式锁相环PLL应用实验、使用嵌入式锁相环的DDS设计实验（200MHz超高速 DAC的PLL测试）、基于DDS的数字移相信号发生器设计(电子设计竞赛赛题)、采用超高速A/D的存储示波器设计(含PLL,电子设计竞赛赛题)、信号采集与频谱分析电路设计(电子设计竞赛赛题)、等精度数字频率/相位测试仪设计实验(电子设计竞赛赛题)、FPGA与单片机联合开发之isp单片机编程方法、测相仪设计(电子设计竞赛赛题)、PS/2键盘鼠标控制电子琴模块设计、PS/2鼠标与VGA控制显示游戏模块设计、FPGA_单片机_PC机双向通信测频模块设计、10路逻辑分析仪设计(电子设计竞赛赛题)、IP核：数控振荡器NCO应用设计、IP核：FIR数字滤波器应用设计、IP核：FFT应用设计、IP核：CSC VGA至电视色制互转模块应用设计、IP核：嵌入式逻辑分析仪SignalTapII调用、USB与FPGA通信实验、ALU单元设计实验、带进位的算术运算逻辑单元ALU设计实验、移位运算器设计实验、FIFO定制与读/写实验、节拍脉冲发生器时序电路实验、CPU的程序计数器PC与地址寄存器AR实验、微控制器组成实验、复杂指令CPU设计、用逻辑锁定优化技术设计流水线乘法器实验、用逻辑锁定优化技术设计16阶数字滤波器实验、基于DSP Builder的FIR数字滤波器设计实验、基于DSP Builder的IIR数字滤波器设计实验、基于DSP Builder的DDS与数字移相信号发生器设计实验、m序列伪随机序列发生器设计实验、巴克码检出器设计实验、RS码编码器设计实验、正交幅度调制与解调模型设计实验、GSM短信模块程序设计、基于SOPC的秒表程序设计、Nios Avalon Slave外设（PWM模块）设计、Nios Avalon Slave外设（数码管动态扫描显示模块）设计、基于Nios的简单计算器程序设计、基于Nios的VGA显示终端设计、为Nios设计乘法累加器指令、为Nios设计浮点乘法器、为Nios设计对FIFO操作的控制指令、基于Nios的FFT算法设计、DMA应用和俄罗斯方块游戏设计、基于SOPC的液晶控制设计等等。

本系统须使用QuartusII、SOPC Builder、Matlab和DSP Builder、NCO Compiler等工具。由于Nios核含用户自定义指令功能，能用VHDL将FPGA中的硬件资源设计成各种特定算法模块或DSP加速器，并编辑配置成Nios的指令。换言之，用户可以利用SOPC平台自行设计各种高速的特定功能的协处理器、CPU或DSP处理器，而不必拘泥与选择市场现有的单片机、嵌入式系统处理器或DSP器件，从而使计算机系统的设计、应用和电子系统设计进入了一个全新的模式：即首先自行设计和定制CPU等主要硬件模块，同时SOPC Builder将为用户自己设计的计算机（CPU）系统量身定制软件开发环境和C编译器。于是，当将此下载进FPGA中后，就实现了32位嵌入式硬件环境，此后，用户就可以利用配套定制的开发环境开发应用软件了。如在用本系统上利用32位Nios软核处理器及调用DMA、显示缓存和VGA的协处理VHDL模块完成可以俄罗斯方块VGA显示游戏机的设计实验等。

Nios/NiosII是一个32位指令集和数据通道的嵌入式系统微处理器IP核，采用Avalon总线结构通信接口,带有增强的内存、调试和软件功能（C或汇编程序程序优化开发功能）；OCI/IDE(集成开发环境)调试功能可根据FPGA JTAG端口上接受的指令，通过RS232口直接监视和控制片内处理器的工作情况。此外，基于QuartusII平台的用户可编辑的Nios核含有许多可配置的接口模块核，包括：可配置高速缓存（包括由片内ESB或外部SRAM或SDRAM，100M以上单周期访问速度）模块，可配置RS232、SDRAM控制器、DMA、定时器、PWM、VGA等等。